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【分享】 硬件加速模块并行度的提高

发表于 开源蜂鸟E203 2023-06-03 22:36:44
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报名编号:CICC1869
团队名称:大耳狐

为了提到硬件加速模块的运行速度,以及减少模块仿真的时间消耗,我们在神经网络的每一层都设计了一系列提到并行的方案。每层内流水线的设计思路、调用多个bram让输出通道并行以及调用多个dsp实现卷积核的并行运算等等,都已经实现在硬件加速模块中。除此以外,还有一些可行的并行方案由于时间原因,还并未真正实施,比如卷积层与池化层的并行、数据通路的加宽等。

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