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【求助】 demo_nice生成的.verilog问题

发表于 开源蜂鸟E203 2021-06-09 21:35:40
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请问大家的demo_nice生成的.verilog是这样子的吗

用这个.verilog仿真的时候,nice_req_valid一直没有拉高,但是下载到板子上执行的时候又有结果打印输出。请问仿真过程哪里有问题,还请大佬指点一下。

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用户评论 (4)
  • 巴啦啦

    2021-06-15 10:27:44 巴啦啦 1#

    胡灿

    仿真跑起来了吗?处理器正常运转了吗?req_valid信号是跟自定义的指令相关的,找下自定义指令的PC,然后看看读出来的指令是啥仿真里面

    解决了,.verilog文件的问题,换成了在sdk添加另外命令产生的就好了。谢谢胡老师。

  • 胡灿

    2021-06-15 09:30:59 胡灿 2#

    巴啦啦

    替换过后进行仿真,nice_req_valid还是一直为低呢。而且添加了宏定义#define _DEBUG_INFO_后,vivado的tcl中也没有打印结果。

    仿真跑起来了吗?处理器正常运转了吗?req_valid信号是跟自定义的指令相关的,找下自定义指令的PC,然后看看读出来的指令是啥仿真里面

  • 巴啦啦

    2021-06-11 10:34:44 巴啦啦 3#

    胡灿

    @2000000,这些200开头的地址需要替换成000开头

    替换过后进行仿真,nice_req_valid还是一直为低呢。而且添加了宏定义#define _DEBUG_INFO_后,vivado的tcl中也没有打印结果。

  • 胡灿

    2021-06-11 09:29:55 胡灿 4#

    @2000000,这些200开头的地址需要替换成000开头

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