🔍 搜索帖子 / 资讯 / 芯片型号…
论坛/全国大学生集成电路创新创业大赛/【分享】关于E203内核高性能乘法器优化(五)
【分享】关于E203内核高性能乘法器优化(五)
全国大学生集成电路创新创业大赛 作者 EvanIC 发布于 2023-05-29 08:32(1230 天前) 3772 浏览

团队编号:CICC1230

团队名称:少吃米饭多吃肉

高性能乘法器模块的Wallace加法树的架构推荐

如下图所示,如果使用改进的4:2压缩器其结构可以如下设计,一共需要四层压缩器,最长路径延时为14个标准XOR门。
图片alt
而对于传统的由3:2压缩器构成的压缩结构其压缩层数变少,且最长路径延时变小。
图片alt
由下图可以看到传统由3:2压缩器构成的结构需要六层才能完成压缩

全部回复 0
暂无回复,抢个沙发~
💡 请 登录 后参与讨论(微信扫码即登录/注册)